這種光刻機，成為焦點！

用於創建更小特征的尖端光刻越來越多地通過成熟工藝節點的光刻改進得到補充，隨著 SoC 和復雜芯片被分解並集成到高級封裝中，這兩者都是必需的。

在 7nm 時代之前，領先芯片制造商的主要目標是使用相同的工藝技術將所有東西封裝到單個片上系統 (SoC) 中。從那時起，這些芯片越來越多地被分成單獨的芯片、小芯片或模塊，從而使芯片制造商能夠添加許多以前由於 EUV 光罩面積有限（858 平方毫米）而被擱置的新功能。這種分解還允許芯片制造商在最有意義的任何工藝技術中保留射頻和功率等模擬功能，而無需花費大量費用和麻煩來創建具有模擬組件的主要數字功能（通常稱為大 D/小 A）。

Intel Foundry Services、Samsung Foundry 和 TSMC 繼續支持 ASML 開發更先進的光刻設備——據報道，每臺新的High NA EUV 光刻機的標價為 3.4 億美元，hyper-NA EUV 也出現在一些未來的節點路線圖中。但更緊迫的問題是如何擴展 193 納米浸入技術，據 GlobalFoundries 稱，該技術估計占所有半導體的 80%。從電動汽車和充電站到醫療設備，甚至服務器中不太重要的功能，一切都需要這些芯片。

“你將優化你擁有的任何光刻技術，”HJL Lithography 的首席光刻師 Harry Levinson 說。

現在有兩件事在起作用，它們是相關的。一種是逆光刻（inverse lithography）技術，它允許您最大化工藝窗口，因此您可以從任何給定光學系統中的任何給定波長中擠出更多一點。這在過去一直受到計算速度的阻礙，應用於完整芯片的速度太慢，即使對於電路的小部分也幾乎不切實際。但它正在加速，人們已經將它應用到他們佈局中越來越大的部分。我們準備能夠將其應用於全芯片。至少有一傢公司(美光)提交瞭一篇論文，說他們正在這樣做。

與此相關的是打印曲線特征而不是直線特征的能力。“與直線近似相比，具有曲線特征的工藝窗口更好，”Levinson 說。“有很多障礙，人們正在努力解決這些問題。但使用曲線特征是最近的 Photomask Japan [2023] 會議的最大主題之一，而且它肯定是 2 月份 [SPIE] 高級光刻和圖案化的主題。”

雖然使用High NA EUV 將一些數字邏輯縮小到1nm以下范圍的需求將持續存在，但 193nm 深紫外 (DUV) 范圍的增長同時出現爆炸式增長，這是許多小芯片和模擬功能所在的位置正在開發中。

衡量 193nm 活動的一個很好的指標是 200mm 晶圓產能。SEMI 市場情報團隊高級總監 Clark Tseng 估計，全球產能將從 2023 年的每月 690 萬片晶圓增長到 2026 年的 750 萬片，增幅為 8.7%。他指出，至少就目前而言，200 毫米的傳統工藝在小芯片架構中的作用有限。

今天使用的小芯片僅限於最大的芯片制造商，而且幾乎所有這些小芯片都是內部開發的。但隨著小芯片的商業化，這種情況會隨著時間的推移而改變，因此對 DUV 產能的需求可能會增長。

Amkor Technology高級封裝開發和技術集成副總裁 Mike Kelly 表示：“對高層次的混合和匹配功能的需求異常強烈，這樣的話就不必為每個市場細分重新設計每個定制芯片。”“它變得可行且具有成本效益，您會看到系統架構師真正開始利用它。隨著我們展示越來越多的東西已經準備好迎接黃金時段，這些架構會說——好吧，太好瞭，我能做到。這是相對無風險的。現在，這個怎麼樣？''”

有許多方法可以設計片上系統，或由先進封裝中的芯片或小芯片組成的系統。除非外形因素決定需要將所有東西塞進盡可能小的區域，否則在許多情況下，在成熟節點開發的具有 DUV 並使用高速接口封裝的芯片或小芯片的集合可能就足夠瞭，而且成本要低得多。

GlobalFoundries 首席技術官 Gregg Bartlett 在去年的一次采訪中說：“我們的 22FDX 就是一個頓悟。” “它就像一把瑞士軍刀。可以做到超低泄漏。你可以做到超低功耗。你可以做毫米波。你可以在上面施加高壓，因為你可以批量構建帶有 SOI 器件的器件，當然你可以加快客戶想要的任何產品的上市時間。”

選擇的數量正在增加，從不同的材料和架構，到使用現有技術的不同方式。鑒於業界對雙重圖案化的熟悉程度，其中大部分是由於將 EUV 推向市場的反復延遲造成的，193nm 光刻技術被廣泛證明可以低至 14nm。

“雖然 EUV 晶圓廠的所有頂尖人才都在 EUV 上工作，但大多數晶圓廠通常沒有——也不打算擁有——EUV，”D2S 首席執行官 Aki Fujimura說。“因此，該行業有很多頂尖人才有時間研究非 EUV 前沿技術並繼續縮小規模，特別是通過使用光掩模與光罩增強技術 (RET) 的組合，包括曲線特征。”

三大頂級晶圓代工廠繼續使用 DUV 和 EUV，但其他所有人都有機會利用 193nm 工藝的現有投資。然而，在 193nm 的前沿，晶圓廠在實現亞納米對準精度、最大化設備利用率和提高整體良率方面面臨許多挑戰。

西門子 EDA產品開發高級總監 John Sturtevant 說：“在遠離前沿的半導體領域可以賺很多錢，而我們往往在某種程度上忽視瞭這一點。” “極少數公司專註於 EUV，最終是High NA EUV，但有許多公司已經在 193nm 上進行瞭投資，並且可能在幾年後對浸入式進行投資。這些公司有很多能力，問題是如何讓他們以最高的收益盡可能地推動這些決議。

瑞利分辨率標準

從本質上講，任何光刻工藝的分辨率都受瑞利分辨率標準的約束。此限制由波長、數值孔徑和稱為 k1 的系數決定。由於波長和數值孔徑目前處於極限，k1 是應用許多創新解決方案以提高分辨率、減小間距和實現低至 20 納米的節點的領域。這些更小的臨界尺寸可以通過使用更小的光波長和更大的透鏡數值孔徑 (NA) 的組合來實現，同時將 k 1推到盡可能接近光刻的 0.25 物理極限。

CD = k1 λ/NA

在瑞利方程中，CD 是可能的最小特征尺寸，λ 是光的波長，NA 是所用掃描儀上鏡頭的數值孔徑。NA定義瞭有多少光通過，k 1是由多種可能的過程組成的系數。

浸沒式光刻

浸沒式光刻是一種在投影鏡頭和晶圓之間使用液體介質（通常是水）來增加數值孔徑 (NA) 的技術，從而提高光刻工藝的分辨率。液體介質還增加瞭聚焦深度，有助於減少晶圓表面形貌變化的影響，從而實現更大的工藝范圍和更高的產量。浸沒式光刻在半導體行業的首次實際應用發生在 2006 年左右，作為一種解決方案，在 EUV 的推出多次延遲之後，將光學光刻的極限推向瞭幹式光刻所能達到的極限。

液體浸沒在流體處理和污染控制方面帶來瞭新的挑戰。開發瞭專門的浸沒系統來處理、分配和有效回收浸沒流體。保持浸沒液的清潔對於避免光刻過程中的缺陷和良率問題至關重要。

由於浸液的存在，浸沒光刻還對掩模設計施加瞭額外的限制。浸液和掩模之間的相互作用會導致透鏡效應並改變圖像質量。設計能夠承受流體相互作用並確保精確圖案化的掩模一直是一項重大挑戰。

多重圖案化

多重圖案化是一種涉及將復雜圖案分解為多個更簡單圖案的技術，然後將這些圖案單獨曝光在晶圓上並組合以形成所需圖案。該技術最初是在 20 世紀 90 年代初期作為互補相移掩模技術進行探索的，但其在制造中的實用性被認為是有問題的。然而，由於 EUV 技術的延遲不斷推動該工藝進一步發展，該行業最終被迫在 2000 年代中期采用多重圖案化技術，以實現摩爾定律的延續並促進向高級工藝節點的過渡。

“由於無法繞過波長限制或數值孔徑，我們看到越來越多的公司在雙重圖案化方面進行投資，以達到從 45 納米到 28 納米再到 22 納米的更低節點，”Sturtevant 說。“雙重圖案化，以及多重圖案化，是降低瑞利標準的 k1 因子的終極騙局，因為一旦你進行雙重圖案化，你就會將它減半。”

在過去的十年中，已經進行瞭大量工作來開發有效算法將輸入設計分解為兩個、三個甚至四個掩膜。存儲器制造商特別青睞自對準雙重圖案化或自對準四重圖案化，利用工藝的獨創性，包括沉積和蝕刻技術。

“當前浸入式 193 掃描儀的最小分辨率為 1.35NA，為 80nm，雙圖案化可降至 40nm 間距（20nm lines x 20nm spaces），”imec 高級圖案化總監 Phillipe Leray 說。“通過四分之一的間距劃分，可以得到 20 到 21 納米的間距基本規則。關鍵尺寸均勻性的控制受到核心結構的間距“walking”現象的限制，塊和通孔層的邊緣放置誤差是關鍵限制，但業界已經積累瞭豐富的經驗。今天達到的控制水平是成熟的，非常具有競爭力。”

自對準雙重圖案化 (SADP)、自對準四重圖案化 (SAQP) 和自對準光刻蝕刻 (SALELE) 等技術都是多重圖案化解決方案。這些工藝依賴於間隔物沉積技術，主要是原子層沉積 (ALD)，它可以控制最終的臨界尺寸 (CD)。

重新思考掩膜

曲線掩膜為改進亞分辨率輔助特征 (SRAF) 和擴大工藝窗口提供瞭一個有趣的機會。盡管 SRAF 技術自 I 線光刻時代就開始使用，但焦深的進步突出瞭從直線（曼哈頓）SRAF 轉向曲線 SRAF 的好處。

“隻要可以在合理的時間/成本內準確地寫入掩模，彎曲掩模就能提供出色的晶圓效果，”Fujimura 說。“給定抗蝕劑和寫入方法，多光束可以在恒定時間內寫入任何形狀。可變形狀光束 (VSB) 寫入時間是射擊次數的函數，但掩模-晶圓協同優化 (MWCO) 結合瞭重疊的 VSB 射擊，並通過基於掩模-晶圓雙精度評估射擊位置，以更少的射擊次數產生卓越的晶圓質量模擬。我們最近的結果顯示，與具有遠超晶圓工藝窗口的傳統（非彎曲）光學鄰近校正 (OPC) 相比，射數更高。”

向曲線 SRAF 的過渡可使工藝窗口增強約 20%。雖然它不是 193 納米及以上技術的必需品，但已證明它對較小的節點很有價值。多光束掩模寫入器的可用性促進瞭曲線掩模的采用，打破瞭掩模成本與拍攝次數掛鉤的長期模式。雖然曲線掩模會增加成本，但與 EUV 光刻的投資相比，它們相對較小。

“在 EUV 開始進入大批量制造 (HVM) 的同時，該行業開始采用多光束掩模寫入器，”Fujimura 說。“現在幾乎所有的 EUV 掩模都是用多光束掩模寫入器寫入的，但上一代可變形狀光束掩模寫入器仍然主導著今天掩模商店提供的掩模寫入器。”

圖1：由 eBeam Initiative 進行的 2022 年度傑出人物調查確定瞭制造曲線掩膜的挑戰。掩模車間軟件基礎設施是最受關註的問題

但這並不總是像聽起來那麼簡單。EDA 工具在自動化直線形狀方面非常出色，但在涉及曲線時卻遠不如此。“如果他們真的開始在設計中加入曲線特征，那就太好瞭，”HJL 的Levinson說。“那是下一步。那裡有一大堆東西，比如你如何進行佈局佈線？一旦你這樣做瞭，你就必須處理寄生提取。”

用於過程控制的 OLE

從擴展 193nm 技術的技術中獲得更高良率的一個關鍵因素是用於過程控制 (OPC) 的 OLE。半導體工廠使用來自不同制造商的許多設備，每個設備都有自己的通信協議。OPC 充當一個框架，可以在制造過程中涉及的各種軟件應用程序、設備和控制系統之間實現無縫通信和集成。

OPC 為集成和優化設備性能提供瞭一個標準化接口。通過在設備上實施 OPC 服務器和在控制系統中實施 OPC 客戶端，制造商可以收集實時設備數據、執行設備健康監測並實施預測性維護策略。這種集成和優化有助於通過最大限度地減少設備停機時間、減少可變性和確保有效的過程控制來提高產量。

OPC 支持實時過程監控，使制造商能夠在整個制造過程中密切監控關鍵參數和變量。在 193nm 技術的先進節點中，精確控制必不可少，OPC 有助於收集和分析來自多個來源的數據，例如傳感器、執行器和計量設備。這種實時監控有助於識別過程偏差並采取快速糾正措施，最終提高產量並減少制造缺陷。

隨著行業在推動 193nm 光刻技術的前沿發展，OPC 已成為一種標準做法。處於技術前沿的公司已經采用 OPC 來克服與更小節點和 193 納米光刻相關的挑戰。

OPC 和曲線掩模的結合是一種強大的方法，可通過將邊緣放置誤差降至亞納米級公差來提高產量和精度。OPC 仿真的準確性與在線驗證的需求相輔相成，這也推動瞭先進計量技術的采用。

機器學習

半導體制造商正在利用機器學習 (ML) 和深度學習 (DL) 這兩個人工智能 (AI) 子集的力量來應對復雜的挑戰並在其 193nm 工藝中釋放新機遇。ML 算法分析光刻過程中生成的大量數據，從而能夠更快、更準確地識別關鍵特征和潛在問題。

“AI 列車永不停歇，”Sturtevant 說。“但是晶圓廠仍然不願意將這些價值數百萬美元的掩模組投入到 AI 中，因為如果在某些設計中的某個層面或電路中的某個地方，它做瞭一些奇怪的事情怎麼辦？因此，結論仍然存在，但機器學習技術有很大的機會尋找圖案化熱點。如果你能通過分析提高效率來做到這一點，這對晶圓廠來說是一個數百萬美元的節省提議，否則晶圓廠必須使用很多東西，比如明場檢測計量來在這個過程中找到這些東西。”

在大量數據集上訓練的模式識別算法可以快速識別模式並優化曝光參數，從而實現更高的分辨率和更好的臨界尺寸 (CD) 控制。使用 ML 算法的熱點檢測有助於識別容易出現光刻工藝故障的區域，從而采取主動措施來緩解這些問題。此外，ML 支持的缺陷檢測系統提供實時分析，減少誤報並提高整體良率。

“支持 ILT/OPC 是深度學習用於幫助半導體制造的最突出方式之一，但自動缺陷分類 (ADC)、機器維護預測或故障識別等其他領域也適合深度學習貢獻，”Fujimura 說.

通過分析過程輸入和輸出之間的復雜交互，ML 模型可以確定最佳過程條件，從而最大限度地提高產量並最大限度地減少缺陷。這種優化可以提高流程效率和產品質量，尤其是在該行業探索小芯片和 3D 封裝等新途徑時。

除瞭模式識別和缺陷檢測之外，ML 在各種光刻應用的數據處理中也起著至關重要的作用。例如，ML 可用於缺陷分類、電子束圖像去噪和電氣性能預測。

其他選擇

光刻並不是制造芯片的唯一方法。大多數光刻用於將線條蝕刻到矽或其他一些材料中。一些結構也可以使用定向自組裝均勻生長，盡管目前它更多地用於固定圖案而不是將它們打印在掩模或芯片上。

“有幾種不同的方法可以使用 DSA，”Lam Research 計算產品副總裁 David Fried 說。“有圖案修復應用程序，您仍然可以完成完整的圖案模塊，但隨後您可以使用 DSA 來修復一些圖案不均勻性，例如缺失孔缺陷或線邊緣粗糙度平滑。我已經在這些類型的流程中看到瞭 DSA 的精彩演示，我們將很快看到以這種方式使用 DSA。DSA 不會取代沉積和圖案化流程，它隻是增強瞭它們。模式乘法是 DSA 的一個有趣方面，您可以在其中對單行進行模式化，然後讓 DSA 過程生成該行的倍頻版本。不過，這很棘手。該行業在間隔物輔助多重圖案化方面做得如此出色，以至於 DSA 將面臨一段充滿挑戰的時間來取代間隔物輔助倍頻。此外，DSA 的實際模式增長可能還有很長的路要走。這是 DSA 的三個不同的潛在插入點。第一個可能會很快發生。第二個將陷入困境，因為該行業在間隔物輔助多重圖案化方面已經非常擅長。我不確定第三個用例是否或何時會發生。”

展望未來

將 193nm 工藝擴展到更小的節點將繼續在半導體制造中發揮重要作用。盡管存在挑戰和局限性，但該行業在開發多重圖案等技術以實現間距縮放方面取得瞭重大進展。間隔物沉積技術和光刻工藝的不斷進步將進一步完善 CDU 和邊緣佈局的控制，從而實現更小的間距基本規則。

此外，小芯片和 3D 工藝/封裝的集成帶來瞭新的機遇和復雜性。芯片設計師、光刻專傢和封裝工程師之間的協作對於確保高效集成同時保持高可靠性和性能至關重要。

利用 ML 算法進行數據處理和優化將提高光刻工藝的整體效率和有效性。隨著半導體行業的發展，它將見證由機器學習、先進光刻技術和利潤率優化策略驅動的變革。設計的日益復雜、新材料的采用以及對更高性能設備的需求都需要采用它。

“如果你看看未來 8 到 10 年的路線圖，我們最終會看到經典摩爾定律縮放的終結，因為事實是，沒有人在 13.5 納米以下的波長上工作，也沒有人真正在研究數值孔徑高於 0.55，”Sturtevant 說。“在大約 1.2 納米或 12 埃節點之後，我們不會有更小的間距。那麼，接下來的問題是，我們將如何獲得創新？我認為多重圖案化、曲線掩模、機器學習和 3D 集成是人們指出的主要目標，以實現更具成本效益的制造，從而使每個包裝具有更多功能。這將使大多數制造商不必投資於下一代光刻設備。通過采用這些方法，

將 193nm 工藝擴展到更小的節點為半導體行業帶來瞭挑戰和機遇。盡管在控制 CDU 和邊緣放置方面存在困難，但多重圖案化和間隔物沉積技術已顯示出實現間距縮放的希望。機器學習技術促進瞭光刻應用的數據處理，優化瞭決策制定和工藝參數。

盡管如此，要在更小的節點和創新的芯片架構上取得成功，仍需要芯片設計、光刻、封裝和 AI/ML 方面的專傢之間加強合作，以確保 193 納米光刻技術與新興趨勢保持兼容。