Chiplet，邁出重要一步！

近年來，Chiplet儼然已成為芯片行業進入下一個關鍵創新階段，並延續“摩爾定律”的一個絕佳技術選擇。

AMD、臺積電、英特爾、Marvell等芯片巨頭憑借敏銳的嗅覺以及強勁的技術實力，紛紛入局。Chiplet的新賽道下，從這些芯片巨頭們各自為戰，到向行業標準化“靠攏”，處處暗流湧動。

近日，聯發科聯合英偉達，以及“矽仙人”Jim Keller與LG公司的再次探索，是否預示著Chiplet將邁出重要一步？“小芯片商店”的夢想又還有多遠呢？

01 Chiplet為何站上風口?

當前，隨著芯片工藝制程節點的持續演進，短溝道效應以及量子隧穿效應帶來的發熱、漏電等問題愈發嚴重，追求經濟效能的“摩爾定律”日趨放緩。

先進制程下高昂的芯片研發、制造費用也給Fabless公司帶來瞭巨大的成本壓力與投資風險，這迫使人們尋求性價比更高的技術路線來滿足產業界日益增長的對芯片性能的需求。

在此背景下，產業開始轉向以先進封裝為代表的新賽道，伴隨著先進封裝而出現的第一個新概念就是Chiplet，業內又稱芯粒或小芯片。

傳統上，為瞭開發復雜的SoC產品，供應商需要設計一種將所有功能集成在同一芯片上的芯片。在隨後的每一代中，芯片的功能數量都急劇增加，尤其是在最新的7nm、5nm、3nm節點上，成本和復雜性飆升。

而Chiplet的原理是將原本一塊復雜的SoC芯片，從設計時就按照不同的計算單元或功能單元對其進行分解，然後每個單元選擇最適合的工藝制程進行制造，再將這些模塊化的裸片互聯起來，通過先進封裝技術，將不同功能、不同工藝制造的Chiplet封裝成一個SoC芯片。

由於分解後的芯粒可以分離制造，可以采用不同的工藝。對於工藝提升敏感的模塊如CPU，可以采用先進制程生產，而對於工藝提升不敏感的模塊比如IO部分，則可以采用成本較低的成熟制程制造，以此來降低成本。

簡單來講，Chiplet旨在將大芯片“化整為零”，單顆Chip本質上是IP硬件化，Chiplet封裝可以看作是多顆硬件化的IP的集成。後續Chiplet芯片的升級，可以選擇僅升級部分IP單元對應的Chip，部分IP保留——從而實現一種新形式的IP復用，既可以借助生產規模獲得更低成本，還能夠大幅縮短產品上市周期。

據Omdia報告，預計到2024年，Chiplet市場規模將達到58億美元，2035年將超過570億美元，市場規模將迎來快速增長。

2018-2024年Chiplet市場規模趨勢（圖源：Omdia）

02 UCIe，貌合神離

雖然上面的方式聽起來十分理想，但各個獨立的裸片在帶寬、互操作性和數據完整性方面具有很大差異，目前隻有那些擁有足夠資源來支持裸片間定制互連開發的大公司在采用這種技術。

從Chiplet市場進展來看，AMD、臺積電、英特爾、英偉達等芯片巨頭廠商嗅到瞭這個領域的市場機遇，近年來開始紛紛入局Chiplet。

AMD最新幾代產品都極大受益於“SiP+Chiplet”的異構系統集成模式；英特爾推出瞭其首個基於Chiplet設計的第四代至強可擴展服務器處理器Sapphire Rapids；蘋果發佈的M1 Ultra芯片，通過Chiplet封裝方案將兩個M1 Max芯片互連，以實現更高的性能以及更經濟的方案；Marvell自2016年以來一直使用Chiplet設計其網絡處理和通信芯片；Intel Foundry Services正在為基於芯粒的數據中心客戶定制系統...

科技巨頭的動態和佈局，無一不反映著如今Chiplet技術正在得到行業內的認可和重視。Chiplet儼然已成為各芯片廠商進入下一個關鍵創新階段並打破功率-性能-面積（PPA）天花板的一個絕佳技術選擇。

然而，雖然有諸多優勢加持，但與所有新技術一樣，Chiplet也面臨不少挑戰，受限於不同架構、不同制造商生產的die之間的互連接口和協議的不同，設計者必須考慮到工藝制程、封裝技術、系統集成、擴展等諸多復雜因素。同時還要滿足不同領域、不同場景對信息傳輸速度、功耗等方面的要求，使得Chiplet的設計過程異常艱難。

Chiplet能否成為一種新的IP產品和商業模式，甚至拯救摩爾定律的救星，關鍵就在於業界能否達成統一的Chiplet互聯標準，建立起來一個開放和標準化的Chiplet生態。

從上述采用Chiplet技術的廠商來看，所有這些公司都是依賴企業內部的芯粒來實現的，本質上是分解的SoC。

在這個過程中，眾多的芯片廠商都在推自己的互聯標準，比如Marvell在推出模塊化芯片架構時采用瞭Kandou總線接口；英偉達用於GPU的高速互聯NV Link方案；英特爾免費向外界授權的AIB高級接口總線協議；臺積電和Arm合作推出的LIPINCON協議；AMD也有Infinity Fabrie總線互聯技術，以及用於存儲芯片堆疊互聯的HBM接口等等。

可以看到，這些芯片巨頭們在積極探索Chiplet技術，但同時大傢又各自為戰，推動自己的高速互聯協議標準。有業內專傢指出，不同工藝、功能和封裝的芯片之間沒有統一的通信接口，會造成嚴重的資源浪費。

目前市面上一些現有互聯標準對比如下：

在當前眾多Chiplet互聯標準中，開放計算項目（OCP）發起的BoW和Intel提出的UCIe吸引瞭很多高科技領域頭部企業積極參與和投入。

BoW，全稱Bunch of Wires，是一種適合Chiplet和芯片級封裝互聯的簡單物理接口架構，起初是針對數據中心計算、通信和網絡需求的短距離互聯解決方案，後來被OCP下屬的開放特定域架構（ODSA）工作組采納為用於連接同一封裝內近距離裸片互聯的接口協議。

跟服務器板卡之間的互聯不同，芯片封裝內多個裸片的互聯環境相對穩定，因為距離短，信號衰減小，因此互聯設計可以比較簡單。其實，BoW接口設計的初衷就是要實現低實施成本、兼容不同IC工藝節點，並可靈活支持各種封裝技術凸凹間距，從而滿足復雜芯片的低功耗、低延遲和高吞吐量要求。

據OCP/ODSA介紹，BoW應用於Chiplet互聯時具有如下優勢：

比現有並行標準更高的數據速率；

適用於傳統的低成本壓層襯底封裝及更高密度的矽interposer封裝；

比采用傳統的SerDes鏈路設計更容易實現；

兼容混合凸凹間距的封裝情況。

此外，由Intel提出的通用Chiplet互聯標準（UCIe）在很短時間內就引起瞭業界廣泛關註。UCIe全稱為“UniversalChiplet Interconnect Express”，旨在芯片封裝層面確立互聯互通的統一標準，以幫助在整個半導體行業建立一個開放的小芯片生態系統。

UCIe是一種分層協議，它指定瞭物理層、die-to-die適配層和協議層：

最上端的協議層：通過基於流量控制單元（FLIT）的協議實現，確保最大效率和最低延遲，並支持多個主流協議，包括PCIe、CXL以及用戶定義的流協議。

中間的D2D適配層：用於對協議進行仲裁與協商，以及通過裸片間適配器進行連接管理。基於循環冗餘檢查（CRC）和重試機制，該層還包括可選的錯誤糾正功能。

最下面的物理層（PHY）：規定瞭與封裝介質的電氣接口，是電氣/模擬前端（AFE）、發射器/接收器以及邊帶通道在兩個裸片之間進行參數交換與協商的層級。邏輯PHY可實現連接初始化、訓練和校準算法，以及測試和修復功能。

UCIe標準的推出對行業帶來的最大影響在於，促進Chiplet從“清談”向“實操”邁進，從“各傢各戶自說自話”向“組隊廝殺邁進”。巨頭們正在合力搭建起瞭統一的Chiplet互聯標準，讓終端使用者打造SoC芯片時，可以自由搭配來自多個廠商生態系統中的小芯片零件，這將加速推動開放的Chiplet平臺發展，並橫跨x86、Arm、RISC-V等架構和指令集。

上文提到，目前幾乎所有這些基於小芯片的設計的共同點是它們都是在一傢公司內完成的。但理想的情況是，每個人都希望能夠帶著他們的超市購物車去小芯片商店（Chiplet store），從貨架上挑選他們想要的小芯片，然後能夠組裝一個系統級封裝（SiP) 來工作。

隨著Chiplet逐步發展，未來來自不同廠商的芯粒之間的互聯需求或將持續提升。因此，在技術成熟和形成商業潮流之前，行業廠商需要搭起一座Chiplet互聯接口標準化的“橋梁”。

但從行業現狀來看，無論是BoW還是UCIe，仿佛都還未能承擔起這個“橋梁”的角色，小芯片商店的夢想還很遙遠。

對此，電子科技大學黃樂天副教授向半導體行業觀察表示，一方面，UCIe標準最初由英特爾提議並制定，後開放給業界組建聯盟。但在UCIe標準中英特爾的背景太重，類似於英特爾做一整套方案的80%，其他人根據英特爾開放出來的加速器接口、UCIe接口等做剩下20%的工作，英特爾想要成為“Chiplet時代”的Arm，或者說在Chiplet時代重塑PC時代X86處理器+芯片組+外圍板卡的模式。試圖圍繞其核心處理器基本系統之外形成異構加速器Chiplet設計生態，吸引其它廠傢設計的專用加速器或領域專用處理器以Chiplet的形式和其Chiplet形態的CPU生態系統進行融合。

另一方面，UCIe的推出並不完美，至少部分問題在於互連標準從未真正完成。黃樂天副教授表示，UCIe目前的定位是連接加速器、IO Die等Chiplet，比較類似於Chiplet版本的PCIe接口。而 Chiplet系統內部不止有加速器和IO Die，核心的主處理器與主處理器之間，主處理器與存儲器之間的連接不在UCIe的視野之內。同時Chiplet間的數據交互和相互操作等，需要的是一整套的協議棧，很多內容在UCIe並未規定的。反而是在Intel近期重點推出的CXL標準中有完整的解決方案。CXL可用於更高級的低延遲/高吞吐量連接，如內存、I/O以及GPU和ASIC等加速器、緩存。UCIe更像是為在Chiplet時代兼容和支持CXL的一種模式。。

因此，在這種模式和企圖下，雖然UCIe有大量的廠傢參與。但廠商並非會全身心的投入到現有標準之中，而是將會將很大一部分精力精力放在圍繞自己的產品和技術再建立一個新的協議標準，跑馬圈地出自己的一個小生態，形成“占山為王”的態勢。

比如近日聯發科宣佈將開發集成英偉達GPU芯粒的汽車SoC，搭載英偉達AI 和圖形計算 IP，該芯粒支持互連技術，可實現芯粒間流暢且高速的互連互通。以及Jim Keller的公司Tenstorrent和LG宣佈，雙方正在合作構建新一代RISC-V架構的AI和視頻編解碼器Chiplet，以潛在地為LG未來的高端電視和汽車產品提供動力。

這兩項合作，無疑是行業廠商在圍繞第三方芯粒供應商方面的嘗試和探索，釋放出業內正在圍繞各自標準積極探索的信號。小芯片商店的夢想仿佛近瞭一步。

綜合來看，現階段Chiplet發展必然存在多條技術路線並行的情況，如何定義一個行業中大傢互相都認可的標準化協議很復雜。至少當前還沒有一種互連標準和技術可以滿足行業“通用”的需求。

展望未來，誰能率先在Chiplet商業上取得成功，誰就有可能主導行業標準。黃樂天表示，很多行業標準和協議其實都不是大傢一起制定出來的，多種標準並存最終靠的是勝者為王。即誰能在“亂世”中脫穎而出，能在商業競爭中率先跑出來誰就是標準。

然而，相比之下，國內企業在Chiplet方面進展較慢。黃樂天把Chiplet分為三個階段：

為瞭降成本、提升良率，把大芯片切小；

企業內部形成芯粒系列化，內部形成IP復用，以系列產品的形式做套片復用；

通過積累芯粒庫，實現不同廠商之間芯粒通用，形成完善的設計方法學和流程。

而國內之所以發展較慢，原因在於目前本土本土企業幾乎都還沒有能力做到第二階段，就想直接跟國外廠商的第三階段對標，想要達到行業巨頭還未實現的願景。固然第三階段對於緩解目前我國面臨的困難有極大意義，但拔苗助長並不可取。國內廠商還需要耐心下來一步步的走完該走的路程。

因此，黃樂天建議國內的從業者多幹實事少喊口號，少談想法多搞實務，先走出一條路子來。如果想“彎道超車”，就要敢於下決心進行大投入，扶持國內頭部企業形成具備產業化能力的商業聯盟實現突破。

03 互聯標準之外，Chiplet仍挑戰重重

解決互聯標準隻是第一步。技術層面，Chiplet 還面臨著來自芯片測試、軟件配合、責任劃分等多個方面的挑戰。

芯片測試：對於Chiplet來說，將一顆大的SoC芯片拆分成多個芯粒，相較於測試完整芯片難度更大，尤其是當測試某些並不具備獨立功能的Chiplet 時，測試程序更為復雜。因此，在每個芯片進入組裝過程之前對其進行徹底測試非常重要。這些裸片被稱為KGD，即Known Good Die。

有業內專傢表示，以目前芯片復雜程度與更復雜的封裝等，需要相對應測試技術，這就像閉眼在森林中跑步一樣，會非常困難。眾多芯粒的測試需要在晶圓階段完成，這就需要更多的探針來同時完成測試。特別是對於3D IC來說，其內部就是一個“黑盒子”，測試探針隻能通過表面的一些點來獲取有限的數據量，這也給對於3D IC的分析測試帶來瞭很大的挑戰。 同時，為瞭提升合封後的整體良率，Chiplet集成也對測試和質量管控提出瞭更高的要求，包括互連線路的信號質量驗證、互操作性功能驗證、測試覆蓋率等考慮，此外也對晶圓級CP與Chiplet合封後成品FT測試流程和測試設備提出更高挑戰。

系統設計復雜度：對於芯片設計來說，雖然無需再去設計復雜的大芯片，但是將SoC分解Chiplet化，並將其整合到一個2.5D/3D封裝當中，會帶來系統復雜度的大幅提升，在系統設計方面存在較大挑戰。相對於原有的2D單芯片來說，Chiplet與2.5D/3D封裝結合，其內部各個芯粒可能采用的是不同的制程工藝，不同架構，同時還需要加入高速互聯總線，接口IP、HBM內存，各個模塊可能還需要用到不同的材料進行互聯。因此，在芯片設計的時候，就需要將內部封裝的各個模塊看成一個整體的系統，需要一開始就要考慮到整個系統層級的設計和優化。

EDA工具等軟件配合：Chiplet 的設計制造需要 EDA 軟件從架構到實現再到物理設計全方位進行支持，另外各個 Chiplet 的管理和調用也需要業界統一的標準。目前，Chiplet技術缺乏相關的EDA工具鏈，以及完整且可持續性的生態系統。

責任劃分和安全方面：商業小芯片增加瞭另一個棘手的問題，即當觀察到意外或出錯時由誰負責？或者不是小芯片的問題，如果基板或物理互連有缺陷會怎樣？一個供應商不信任另一個供應商的流程。來自不同工藝的小芯片將具有不同的熱膨脹系數，從而導致熱應力或機械可靠性問題。

Chiplet技術面臨著多種相互影響的挑戰，這像是一個“打地鼠”遊戲，剛解決瞭一個問題，它就又會帶來瞭另一個領域的問題。

技術層面挑戰之外，用戶需求和Chiplet分工不明確、尚未建立規模經濟的正向循環等不確定因素，也可能會導致供給側不足，缺乏穩定多樣的Chiplet供給等問題出現，多重困擾下，Chiplet需產業界一起來共同努力，共建生態繁榮。

盡管存在各種挑戰，但從行業廠商的動態和佈局來看，Chiplet的未來似乎仍充滿希望。

04 寫在最後

Chiplet技術的發展和興起，既是技術發展需要，也是經濟規律的驅動。

更為誘人的是，通過構建Chiplet生態有望解決當前芯片產業面臨的“昆蟲綱悖論”。

昆蟲綱悖論是指當前物聯網、人工智能等應用可能像昆蟲一樣數量繁多，但是單種應用數量不大，加之現今硬件設計趨於專用化，使得“又慢又貴”的傳統芯片設計方法難以通過走量的方式分攤成本。而Chiplet通過分解手段，將SoC中CPU、加速器等資源解耦，甚至將同種資源也拆分為更細粒度的模塊，使得Chiplet能夠在多種設計中重用。在Chiplet生態中，用戶可以根據自己的需求，從各種供貨商提供的芯粒中挑選自己想要的芯粒，然後組合為個性化系統。

簡而言之，芯片產業正在積極探索Chiplet技術，來平衡這種研發投入上升和出貨量下降之間的矛盾。

環顧當下，縱然Chiplet行業當前仍充滿挑戰，但困難總會被克服，市場也終將從無序走向正軌。